Несмотря на тотальное торжество 3D-подхода в сфере NAND, классическая DRAM продолжает использовать лишь планарные структуры, что мешает и росту объёмов, и снижению удельной стоимости хранения оперативной памяти. Однако NEO Semiconductor обещает положить конец «плоскостной эпохе» с помощью анонсированной на днях технологии 3D X-DRAM.

Источник изображений здесь и далее: NEO Semiconductor

Компания известна своими наработками в области энергонезависимой памяти: разработанная ей технология X-NAND позволяет обойти недостатки, свойственные TLC и QLC — относительно невысокий ресурс и низкую скорость записи. Правда, массового продукта на базе данного решения до сих пор нет. А вот при создании 3D X-DRAM главное внимание было уделено повышению объёмов. Разработчики обещают, что данная технология позволит создать 230-слойные микросхемы объёмом 128 Гбит, что в 8 раз больше, чем у традиционных DRAM-чипов.

Структурно 3D X-DRAM напоминает 3D NAND и базируется на технологии беcконденсаторных ячеек памяти FBC (floating body cell), при которой для хранения заряда достаточно одного транзистора. Она достаточно проста с точки зрения технологического процесса и требует лишь одной маски для формирования вертикальной структуры. Сходство с 3D NAND, позволяющее задействовать уже освоенные технологические процессы, обеспечивает сниженную стоимость и высокую скорость внедрения 3D X-DRAM в сравнении с вариантами 3D DRAM, предлагаемыми другими разработчиками.

Первое поколение чипов DRAM нового типа может увидеть свет уже в районе 2025 года, причём компания-разработчик обещает и быстрые темпы масштабирования: стартовав с отметки 128 Гбит, к 2035 году ёмкость чипа 3D X-DRAM может достигнуть 1 Тбит. В настоящее время технология уже запатентована, а сама NEO Semiconductor планирует начать поиски лицензионных производителей, в числе которых ожидаются крупные поставщики DRAM- и NAND-решений, включая Micron, Samsung, SK Hynix, а также Kioxia с Western Digital.

Компания Weebit Nano, по сообщению ресурса Storage Newsletter, привлекла на развитие $40 млн. Деньги получены путём размещения 12 млн новых акций среди международных инвесторов. Деньги пойдут на дальнейшую разработку и вывод на коммерческий рынок технологии резистивной памяти с произвольным доступом (ReRAM). О наработках Weebit Nano в соответствующей сфере можно узнать в нашем материале.

Продвигать ReRAM компания Weebit Nano намерена в различных сегментах. Поначалу память будет производиться по 130-нм техпроцессу фирмы SkyWater Technology. Такие изделия найдут применение в IoT-сегменте, медицинской и аэрокосмической отраслях.

Источник изображения: Weebit Nano

«Наша технология ReRAM уже продемонстрировала, что она способна масштабироваться до меньших производственных норм для сложных продуктов и обладает значительными конкурентными преимуществами по сравнению с другими существующими и появляющимися технологиями памяти», — сказал генеральный директор Weebit Nano Коби Ханох (Coby Hanoch).

Практически у всех современных процессоров контроллер памяти давно и прочно является частью самого ЦП, будь то монолитный кристалл или чиплетная сборка. Но не всегда подобная монолитность является плюсом — к примеру, она усложняет задачу увеличения количества каналов доступа к памяти.

Таких каналов уже 8 и существуют проекты процессоров с 10 каналами памяти. Но это усложняет как сами ЦП, так и системные платы, ведь только на подсистему памяти, без учёта интерфейса PCI Express, может уйти 300 и более контактов, которые ещё требуется корректно развести и подключить.

Организация подсистемы памяти у POWER8

У IBM есть ответ, и заключается он в переносе части функций контроллера памяти на сторону модулей DIMM. Сам интерфейс между ЦП и модулями памяти становится последовательным и предельно унифицированным. Похожая схема использовалась в стандарте FB-DIMM, аналогичную компоновку применила и сама IBM в процессорах POWER8 и POWER9 в варианте Scale-Up.

Роль и возможности буфера Centaur у POWER8

Контроллер памяти у этих процессоров упрощён, в нём отсутствует контроллер физического уровня (PHY). Его задачи возложены на чип-буфер Centaur, который посредством одноимённого последовательного интерфейса и связывается с процессором на скорости 28,8 Гбайт/с.

Контроллеров интерфейса Centaur в процессорах IBM целых восемь, что дает ПСП в районе 230 Гбайт/с. За счёт выноса ряда функций в чипы-буфера удалось сократить площадь кристалла, и без того немалую (свыше 700 мм2), но за это пришлось заплатить увеличением задержек в среднем на 10 нс. Частично это сглажено за счёт наличия в составе Centaur кеша L4.

Сравнительные размеры модулей Centaur, RDIMM и OMI DDIMM

Стандарт не является открытым, но IBM предлагает ему на смену полностью открытый вариант под названием Open Memory Interface (OMI). В его основу положена семантика и протоколы, описанные в стандарте OpenCAPI 3.1, а физический уровень представлен шиной BlueLink (25 Гбит/с на линию), которая уже используется для реализации NVLink и OpenCAPI.

Реализация OMI проще Centaur, что позволяет сделать чип-буфер более компактным и выделяющим меньше тепла. Но все преимущества сохраняются: так, число контактов процессора, отвечающих за интерфейс памяти, можно снизить с примерно 300 до 75, поскольку посылаются только простые команды загрузки и сохранения данных. Вся реализация физического интерфейса осуществляется силами чипа-компаньона OMI, и в нём же может находиться дополнительный кеш.

Модули OMI DDIMM станут стандартом JEDEC

Помимо экономии контактов есть и ещё одна выгода: можно реализовать любой тип памяти, будь то DDR, GDDR и даже NVDIMM — вся PHY-часть придётся на различные варианты чипов OMI, но со стороны стандартного разъёма любой модуль OMI будет выглядеть одинаково. Сейчас взят прицел на реализацию модулей с памятью DDR5.

При использовании существующих чипов DDR4 система с интерфейсом OMI может достичь совокупной ПСП порядка 650 Гбайт/с. Дополнительные задержки составят 5 ‒ 10 нс для RDIMM и лишь 4 нс для LRDIMM. Из всех соперников технологии на такое способны только сборки HBM, которые в силу своей природы имеют ограниченную ёмкость, дороги в реализации и не могут быть вынесены с общей с ЦП подложки.

Новый стандарт упростит процессоры и позволит увеличить ёмкость подсистемы памяти

Чипы-буферы OMI можно разместить как на модуле памяти, так и на системной плате. Разумеется, для стандартизации выбран первый вариант. В нём предусмотрено 84 контакта на модуль, сами же модули получили название Dual-Inline Memory Module (DDIMM).

DDIMM вышли существенно компактнее своих традиционных собратьев: ширина модуля сократилась со 133 до 85 мм. Реализация буфера OMI ↔ DDR4 уже существует в кремнии: компания Microsemi продемонстрировала чип SMC 1000 (PM8596), поддерживающего 8 линий OMI со скоростью 25 Гбит/с каждая. Допустима также работа в режиме 4 × 1 с вдвое меньшей общей пропускной способностью.

DDIMM: меньше ширина, проще разъём

Со стороны чипов памяти SMC 1000 имеет стандартный 72-битный интерфейс с ECC и поддержкой различных комбинаций DRAM и NAND-устройств. Тактовая частота DRAM — до 3,2 ГГц, высота модуля зависит от количества и типов устанавливаемых чипов.

В случае одиночной высоты модули могут иметь ёмкость до 128 Гбайт, двойная высота позволит создать DDIMM объёмом свыше 256 Гбайт. Сам чип SMC 1000 невелик, всего 17 × 17 мм, а невысокое тепловыделение гарантирует отсутствие проблем с перегревом, свойственных FB-DIMM.

Процессоры IBM POWER9 AIO дополнили существующую серию

Архитектура подсистем памяти у семейства IBM POWER9

Поставки POWER9 AIO начнутся в этом году, цены неизвестны, но с учётом 8 миллиардов транзисторов и кристалла площадью 728 мм2 они не могут быть низкими. Однако без OMI эти процессоры были бы ещё более дорогими. В комплект поставки входит и чип-буфер OMI, правда, не самая быстрая версия с пропускной способностью на уровне 410 Гбайт/с. Задел для модернизации есть, и для расширения ПСП достаточно будет заменить модули DDIMM на более быстрые варианты.

Сравнительная таблица существующих и будущих версий OpenCAPI

Следующее поколение процессоров IBM, POWER10, появится только в 2021 году. К этому времени ожидается принятие стандарта OMI на рынке высокопроизводительных многопроцессорных систем. Попутно IBM готовит новые версии OpenCAPI, не привязанные к архитектуре POWER, а значит, путь к OMI будет открыт и другим вендорам.